ARSENE

Aperçu

Développer de nouvelles technologies souveraines pour des systèmes embarqués intrinsèquement sécurisés.

Romain Wacquez, Responsable de programme CEA
David Hély, Professeur Grenoble-INP UGA

L’objectif du projet ARSENE est de contribuer aux travaux de recherche de la communauté française sur la sécurisation des processeurs, la sécurisation de leurs intégrations dans les ‘system on chip’, les nouvelles primitives de sécurité, des méthodologies et outils pour la sécurisation des logiciels embarqués et des noyaux sécurisés des systèmes d’exploitation. Ces nouvelles technologies seront mises en œuvre et démontrées au travers de composants ASIC dédiés.

Mots clefs : Sécurité des processeurs RISC-V, mémoires sécurisées, RNG, PUF, accélérateurs cryptographiques, outils de compilation, outils d’aide à la conception sécurisée, système d’exploitation embarqué, véhicules de tests.

Faire évoluer

Nos recherches

Sécurisation des implémentations de processeurs pour des composants IoT ou pour des applications plus riches

Une première partie des travaux menés au sein d’ARSENE porte sur la sécurisation des implémentations de références de deux gammes de processeurs RISC-V : RISC-V 32 bits, pour des applications IoT contraintes, intrinsèquement sécurisées contre les attaques physiques, et RISC-V 64 bits pour des applications plus riches, particulièrement sécurisées contre les attaques logicielles exploitant les failles matérielles.

Intégration sécurisée des processeurs au sein de systèmes sur puce embarquant des éléments mémoires ou cryptographiques sécurisés

L’intégration sécurisée de ces processeurs au sein de systèmes sur puce (SoC) hétérogène est un second aspect étudié dans ce projet, ainsi que la recherche et le développement de briques critiques pour de tels SoC, notamment des générateurs de nombres aléatoires robustes et fiables, des mémoires sécurisées contre les attaques physiques, des mémoires fonctionnalisées pour la sécurité et des accélérateurs cryptographiques agiles pour algorithmes dits « pré et post-quantiques ». 

Les outils logiciels pour l’annotation dynamique de code et pour la génération de codes sécurisés

Ces travaux sur le matériel sont complétés par l’étude d’outils logiciels pour l’annotation dynamique de code et pour la génération de codes sécurisés, par l’étude et la mise en œuvre de noyaux sécurisés pour OS embarqués, et par la recherche sur des techniques de supervision dynamique d’exécution sécurisée.

Ces travaux seront démontrés et validés à travers la mise en œuvre et le test de preuves de concept sur des composants de type FPGA et ASIC.